Hur man använder Vivado Simluation: 6 steg

2025 Författare: John Day | [email protected]. Senast ändrad: 2025-01-23 15:11

Jag har gjort detta simuleringsprojekt för en online -klass. Projektet är skrivet av Verilog. Vi kommer att använda simulering i Vivado för att visualisera vågformen i enable_sr (aktivera siffra) från stoppurprojektet som tidigare skapats. Dessutom kommer vi att använda systemuppgiften för att visa fel som gjorts av oss i designen.

Steg 1: Lägg till källor och välj "Lägg till eller skapa simuleringskällor

Steg 2: Skapa fil som kallas Enable_sr_tb

Steg 3: Skapa testbänkfil

1. Importera modulen enable_sr från stopwatch -projektet. Det är filen vi vill simulera

2. Skapa testbänkmodul enable_sr_tb ();

3. Mata in in- och utgångar för modulen enable_sr (). Kom ihåg att ingångarna för enable_sr nu är i registertyp medan utgångarna blir nettotyp.

4. Instantiera enheten som testas (uut) som är enable_sr

5. Generera klocka vilken period (T) är 20ns

6. Använd villkorligt uttalande för att skapa felkontrollsystem. I det här exemplet vill vi kontrollera om det finns fler än en siffra som är aktiva.

Obs! I den ursprungliga enable_sr () -filen bör vi initiera mönstret som 4’b0011 så att det finns två siffror som är aktiva för att skapa fel

7. Använd systemuppgiften $ display för att visa felet

8. Använd systemuppgiften $ finish för att slutföra simuleringen vid tidpunkten 400ns

Steg 4: Ange Enable_sr_tb som toppnivå under simuleringen

Steg 5: Kör Synthesis & Behavioral Simulation

1. Innan du kör beteendessimulering, kör syntesen för att se till att det inte finns några syntaxfel i testbänkfilen och enheten under testfilen
2. Kör beteende simulering

Steg 6: Utvärdera simuleringsresultatet

Du kommer att se simuleringsfönstren. Den innehåller olika paneler.

Du kommer att se felmeddelandet på konsolpanelen. Detta visar att mer än en siffra är aktiv under simuleringsperioden.

Du kan också se vågformen i omfattningen

Bifogad är projektfilen.